Verilog-A Macromodel Library Test
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.TRAN 1.0ps 30.0ns
.OPTIONS POST=1 POST_VERSION=9007 PROBE
.hdl ".\IO_OPENSINK_test.va"
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.PROBE TRAN
+ Vin    = V(Vin)
+ Ven    = V(Ven)
+ Out    = V(Out)
+ Rcv    = V(Rcv)
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Vvcc  Vvcc  0  DC= 5.0
Vvtt  Vvtt  0  DC= 5.0
Ven   Ven   0  DC= 1.0
Vpls  Vin   0  PULSE  ( 0.0  1.0  1.0ns  0.1ns  0.1ns  9.9ns  20.0ns )
*
X1  Vin  Out  Vvcc  0    Ven  Rcv  IO_OPENSINK_test
*   in   out  pow   gnd  en   rcv
*
R1  Out  Vvtt R= 50
*
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.END
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