>>> SPICE
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Vdc    Vdc   0  DC= 1.0
Vctrl  Ctrl  0  PULSE  ( 0.0  1.0  1.0ns  1.0ns  1.0ns  4.0ns  10.0ns )
*
R1  Vdc     VHDL_p           R= 1.0
X1  VHDL_p  0       Ctrl  0  IBIS_VCCS_DELAY_VHDL(Simple_test)
*
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>>> VHDL
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library IEEE, MacroLib;
use IEEE.ELECTRICAL_SYSTEMS.all;

entity IBIS_VCCS_DELAY_VHDL is
    port (terminal  Node_p,  Node_n,
                    Ctrl_p,  Ctrl_n   : electrical);
end entity IBIS_VCCS_DELAY_VHDL;

architecture Simple_test of IBIS_VCCS_DELAY_VHDL is

begin

   IBIS_VCCS_DELAY1 : entity MacroLib.IBIS_VCCS_DELAY(IDEAL)
      generic map ( TD    =>  1.0e-9,
                    Scale => -2.0 )
      port map ( P  => Node_p,
                 N  => Node_n,
                 PS => Ctrl_p,
                 NS => Ctrl_n );

end architecture Simple_test;
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