Verilog-A Macromodel Library Test
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.TRAN 1.0ps 15.0ns
.OPTIONS POST=1 POST_VERSION=9007 PROBE
.hdl ".\VCVSdly_test.va"
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.PROBE TRAN
+ Vdc    = V(Vdc)
+ Ctrl   = V(Ctrl)
+ VA_p   = V(VA_p)
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Vdc    Vdc   0  DC= 1.0
Vctrl  Ctrl  0  PULSE  ( 0.0  1.0  1.0ns  1.0ns  1.0ns  4.0ns  10.0ns )
*
R1  Vdc     VA_p           R= 100
X1  VA_p  0       Ctrl  0  VCVS_DELAY_test
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.END
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