>>> SPICE
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Vdc    Vdc  0     DC= 1.0
Ictrl  0    Ctrl  PULSE  ( -1.0  1.0  1.0ns  100.0ps  100.0ps  4.9ns  10.0ns )
*
R1  Vdc     VHDL_p           R= 1.0
X1  VHDL_p  0       Ctrl  0  IBIS_CECCS_PWL_VHDL(Simple_test)
*
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>>> VHDL
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library IEEE, MacroLib;
use IEEE.ELECTRICAL_SYSTEMS.all;

entity IBIS_CECCS_PWL_VHDL is
    port (terminal  Node_p,  Node_n,
                    Ctrl_p,  Ctrl_n   : electrical);
end entity IBIS_CECCS_PWL_VHDL;

architecture Simple_test of IBIS_CECCS_PWL_VHDL is

begin

   IBIS_CECCS_PWL1 : entity MacroLib.IBIS_CECCS_PWL(IDEAL)
      generic map ( Scale => -1.0,
                    Ith_R =>  0.5,
                    Ith_F => -0.5 )
      port map ( P  => Node_p,
                 N  => Node_n,
                 PS => Ctrl_p,
                 NS => Ctrl_n );

end architecture Simple_test;
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