>>> SPICE
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Vpls  Pls  0  PULSE  ( 0.0  1.0  5.0ns  1.0ps  1.0ps  4.999ns  10.0ns )
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R1  Pls     VHDL_p  R= 1.0
X1  VHDL_p  0       IBIS_TCCS_PWL_VHDL(Simple_test)
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>>> VHDL
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library IEEE, MacroLib;
use IEEE.ELECTRICAL_SYSTEMS.all;

entity IBIS_TCCS_PWL_VHDL is
    port (terminal  Node_p,  Node_n  : electrical);
end entity IBIS_TCCS_PWL_VHDL;

architecture Simple_test of IBIS_TCCS_PWL_VHDL is

begin

   IBIS_TCCS_PWL1 : entity MacroLib.IBIS_TCCS_PWL(IDEAL)
      generic map ( Scale =>  1.0 )
      port map ( P => Node_p,
                 N => Node_n );

end architecture Simple_test;
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